3차원 LSI 적층 기술의 개발동향과 SiP를 실현하는 실장기술

TSV를 사용한 3차원 실장기술은 LSI 패키지 개발의 핵심이 되는 고집적·고성능·시스템 복합을 실현하기 위한 실장기술의 진화축으로서 커다란 기대를 모으고 있다. 따라서 이 글에서는 지금까지 TSV의 실용화와 관련해 중요 문제로 제시돼왔던 특성과 비용 면에서 과제를 해결하기 위해 무전해 Ni 도금에 의한 TSV 매설법을 제안하고 그 유용성을 실증했다. 또한 TSV를 사용하지 않는 SiP화 기술로 고밀도 재배선 기술을 응용한 SiWLP와 기판 빌드업 기술을 응용한 SIRRIUS 방법도 제시했다.

Kazuyuki MIZUSHIMA Packaging & Test Technology Division, Renesas Electronics Corporation

서론

LSI 패키지 개발의 로드맵을 조감해보면, 시스템 요구사항에 따라‘고집적’,‘ 고성능’,‘ 시스템 복합’의 커다란 3가지 축이 존재하는 것을 알 수 있다. 이 중‘고집적’축은 패키지를 극한까지 소형화해 초고밀도 실장을 실현하는 것으로, WLBGA(Wafer Level Ball Grid Array), FO-WLP(Fan Out Wafer Level Package) 등이 개발, 실용화되고 있다.

그리고 ‘고성능’축은 비교적 사이즈가 크고 접속 수도 수천 핀에 달하며 플립칩 BGA(Ball Grid Array)가 중심을 이루는 패키지를 가리킨다.

이와 비교해‘시스템 복합’축은 기능이 각기 다른 칩을 집적해 더욱 고기능의 시스템을 하나의 패키지에서 실현하는 방향으로 개발이 추진되고 있으며, 다이를 수직으로 집적한 MCP(Multi Chip Package)/CSP(Chip Size Package),PoP(Package on Package),CoC(Chip on Chip) 등이 그 대표적인 기술에 속한다(그림 1).

TSV(Through Silicon Via)를 사용한 3차원 실장기술은 바로 이들 고집적·고성능·시스템 복합을 실현하는 실장기술의 진화축으로서 역할을 담당할 것으로 기대를 모으고 있다. 현재 TSV를 활용한 칩 적층은 소형화를 목적으로한 이미지 센서 등의 특정 시장에서는 이미 제품화가 완료된 상태이며 향후 대규모 메모리를 비롯한 대형 시장에서는 보다 확대될 것으로 전망된다.

3차원화를 위한 동기 부여

TSV를 적용한 3차원 실장 애플리케이션에는 대용량 메모리가 포함된다. 표 1은 애플리케이션 측에서 대용량 메모리에 요구되는 사항을 정리한 것인 데, 대량의 데이터를 전송하려면 넓은 대역의 밴드 폭이 필요하다.

이를 실현하기 위해 기존의 아키텍처에서는 고도화된 프로세스 메모리가 이용됐지만, 버스 폭을 크게 채택한 아키텍처로 변경할 경우에는 클록 주파수를 비교적 낮게 억제해 실제 사용되는 프로세스 메모리에서도 구현할 수 있다. 이때 메모리 용량을 확보하기 위해서는 복수의 칩을 적층할 필요가 있다.

그림 2는 신호 주파수와 밴드 폭과의 관계를 버스 폭에 해당하는 신호단자수의 파라미터로 나타낸 그래프이다. 그림에서 와이어 본딩에 의한 접속에서는 밴드 폭을 충분히 능가하기 어렵기 때문에 에리어 범프에 의한 접속이 필요한 것을 알 수 있다.

또한 이상의 내용을 바탕으로 적층된 각 메모리 칩을 다수의 TSV로 접속해 이른바 Wide-I/O 구성을 형성하는 것이 보다 효과적이라는 사실을 쉽게 이해할 수 있다.

TSV를 적용한 3차원 적층기술의 과제

필자는 독립 행정법의 신재생 에너지·산업기술종합개발기구(NEDO)에서 실행하는 조성 프로그램인‘적층 메모리칩 기술개발 프로젝트(2004∼2007)’에 참여해 폴리실리콘이 매설된 50㎛ 피치의 TSV를 DRAM에 형성하고, 이것을 8개 반복 적층해 동작을 확인했다¹⁾(그림 3).

이 프로젝트를 통해 TSV에 의한 적층기술의 실현 가능성을 실증할 수 있었지만, 동시에 실용화에 있어서 몇가지 문제점이 존재하는 것을 분명히 확인할 수 있었다.

이 중 TSV의 제조 비용이 가장 큰 문제로 꼽히고 있다. 실리콘 기판에 깊게 형성되는 에칭, TSV 구멍에 도체 매립, 접속용 전극 형성 등은 모두 웨이퍼 레벨에서 처리해야할 문제이고 가공장치도 전(前)공정에 준하는 사양이기 때문에 초기투자비용이 많이든다.

다음으로는 TSV의 전기적 특성 문제를 들 수 있다. 폴리실리콘 매설의 경우에는 TSV 1개에 수Ω의 저항이 부가되므로 적용 가능한 애플리케이션에 제한을 받는 것으로 알려져 있다.

이 같은 문제의 해결을 위해 TSV 형성 프로세스를 아주 간소화하는 동시에 전기특성을 향상시킬 수 있는 방법을 검토한 결과, 무전해도금법에 의한 Ni 매설을 TSV 형성에 적용하는 기술을 개발했다.²⁾

무전해 Ni 도금 TSV 형성 기술

TSV의 저비용화를 위해 필자는 기존공법을 대폭 수정했다. 이를 위해 현재 주류로 이용되고 있는 전해 구리도금에의한 TSV 매설은 비아 필 도금 후 CMP에 의한 평탄화 처리가 필요한 점, 접속용 전극을 형성하는 데 비아와는 다른 포토리소그래피 공정과 도금 공정이 필요한 점에 주목했다.

그림 4에 기존의 전해 Cu 도금을 활용한 TSV 형성 프로세스와, 이번에 새롭게 개발한 무전해 Ni 도금에 의한 TSV 형성 프로세스를 비교한 것을 나타낸다.

심공(深孔)과 절연막을 형성한 이후 전해 Cu 도금 프로세스에서는 주요 공 정에서만 9공정이 필요하고 8가지 종류의 가공장치가 필요한 것을알 수 있다. 반면, 무전해 Ni 도금 프로세스에서는 TSV 매설과 범프 형성을 1회의 도금공정으로 실현할 수 있기 때문에 1공정, 1종류의 가공장치만 필요한 것으로 확인됐다.

따라서 이를 적용할 경우 대폭적인 공정 단축과 설비투자액 삭감을 실현할 수 있을 것으로 판단된다.

무전해 Ni 도금 TSV에 의한 동작 실증

앞에서 설명한 무전해 Ni 도금법에 의한 TSV 형성 기술을 실제로 디바이스에 적용해 유용성을 실증했다.³⁾ 그림 5는 무전해 Ni 도금으로 매설한 TSV의 광현미경, X선 현미경, 단면 SEM 상을 보여준다.

광현미경 상에서는 한결같이 매끄럽지 않은 범프 표면 형상이 확인됐으나, X선 현미경 상과 단면 SEM 상에서는 보이드 등의 매설 불량이 관찰되지 않았다. 또한 이번에 TSV 심공 에칭에 보쉬법을 적용했는데 스캘럽부에 Ni 부착도 양호해 이상적인 TSV, 범프 일체 형상을 실현할 수 있었다.

다음에는 무전해 Ni 도금으로 TSV를 형성한 512Mb의 DRAM을 실리콘 인터포저 위에 8개 적층하고 동작을 확인했다.

이에 대한 실증 디바이스의 단면 구조를 그림 6에, 출력신호 펄스가 발생하는 시간과 전압과의 관계를 그림 7에 각각 나타낸다. 그림에서 하단은 폴리실리콘이 매설된 TSV에서, 상단은 무전해 Ni도금을 적용한 TSV에서 실측한 수치를 관찰할 수 있다.

여기서 폴리실리콘을 매설한 TSV의 경우 상층으로 갈수록 출력전압의 폭이 좁아지는 것을 알 수 있는데 이는 TSV 저항값을 반영했기 때문이다.

반면 무전해 Ni 도금 TSV는 폴리실리콘 경우의 1/30 저항 변화를 실현하고, 출력전압도 상층 칩과 하층 칩에서 차이를 나타내지 않았다.

메모리와 로직의 3차원 적층

메모리와 로직의 접속단자 피치를 미세하게 구현해 다단자 접속을 가능하게 하는 패키지 구조로는 SMAFTI(SMArt chip connection with Feed-Through Interposer)⁴⁾가 이용되고 있다(그림 8).

이 패키지는 메모리와 로직 사이에 FTI(Feed-Through Interposer)로 불리는 아주 얇은 배전체를 삽입하는 것을 특징으로 한다.

이렇게 함으로써 메모리 사이즈에 제한을 두지 않고 다단자이면서 전기 특성이 뛰어난 플립칩 접속을 실현할 수 있다. 특히 이것은 적층 메모리와 로직의 3차원 집적에 적합한 구조로 고려된다.

로직에도 TSV를 형성한다고 가정하면 적층 구조에 많은 변화가 발생할 것으로 예상된다.

예를 들어 그림 9(a)에 나타낸 바와 같이 완전 적층 구조로 제작할 경우에는 BGA 단자를 최대로 Full Grid까지 확보할 수 있어 패키지 소형화를 기대할 수 있다.

반면 용도에 따라 메모리 용량을 가변할 경우에는 그림 9(b)와 같은 PoP 구조도 가정할 수 있다.

따라서 지향하는 제품의 요구성능과 특성에 따라 최적의 패키지 구조를 선택하는 것이 매우 중요하다.

TSV 이외의 SiP를 위한 기술

TSV를 사용하지 않고 인터포저의 배선을 미세·고밀도화 또는 다층으로 구현하는 SiP화 접근법도 고려할 수 있다. 이에 부응해 WLP(Wafer Level Package)에 적용되는 재배선 기술을 응용한 사례가 그림 10에 나타내는 Si-WLP(System in Wafer Level Package)⁵⁾이다.

이 패키지는 재배선 기술로 지지체 위에 고밀도의 칩간 접속배선을 먼저 형성한 다음에 칩 탑재, 수지 봉지, 지지체제거, 외부 단자 형성, 개편화를 거쳐 완성된다(그림 11). 이 경우 먼저 칩간 접속배선을 형성해 놓기 때문에 불량한 곳에는 양품 칩을 탑재하지 않음으로써 배선 이용률에 따른 양품 칩 폐기를 피할수 있다.

또한 지지체를 실리콘으로 선택할 경우에는 칩 탑재 시 실리콘끼리 접속이 이루어져 고정밀도의 접합을 확보할 수 있다.

특히 이 패키지는 마이크로 컴퓨터와 아날로그, 파워 디바이스로 이루어진 소형 SiP에 가장 적합한 것으로 평가받고 있다.

SiWLP가 재배선 기술을 응용한 것에 반해 기판의 빌드업 기술을 응용한 패키지로는 SIRRIUS(Seamless Interconnect for Re-Routing LSI Using Substrate technology)⁶⁾를 들 수 있다 (그림 12).

이것은 LSI와 패키지를 같은 배선재료(Cu)로 심리스 접속하는 점이 특징이므로 접속 신뢰성이 향상될 것으로 기대된다.

그리고 플립칩 BGA에 비해 1/4 박화를 실현하는 것과 더불어 배면에 동판을 포함하고 있어 방열성도 높은 것으로 평가받고 있다.

결론

TSV에 의한 3차원화 실장은 고밀도화, 고성능화, 시스템 적합화에 기여하는 기술로서 기대를 모으고 있다. 여기 서는 이와 관련해 지금까지 문제로 제시돼왔던 특성과 비용 면에서 무전해 Ni도금에 의한 TSV 매설법을 제안하고 그 유용성을 실증했다.

또한 메모리와 로직의 3차원 집적화는 SMAFTI처럼 로직에 TSV를 형성할 필요가 없는 구조, 로직에 TSV를 형성하는 완전 적층 구조 등, 애플리케이션에 따라 최적 구조가 달라지는 것을 확인했다.

한편 TSV를 사용하지 않는 SiP화 기술로는 고밀도 재배선 기술을 응용한SiWLP와 기판 빌드업 기술을 응용한 SIRRIUS를 꼽을 수 있는데, 각각 초소형화 SiP, 고신뢰·고방열 등의 특징을 갖는다.

이러한 기술의 적용 시에는 요구되는 형태, 기능·성능에 따라 3차원화 기술이나 SiP화 기술을 선택해 시스템 최적화를 도모하는 것이 중요하다.

참고문헌