지난 호에서는 BGA, BOC, COB, CSP, MCP 등 다양한 패키지 종류에 대해 알아봤다. 이번에는 그 외의 패키지 종류 및 SiP에 대해 알아보려 한다.

‌다양한 패키지 종류 : OCP

OSP(Open Cavity Package)는 개발 시 FIB(Focused Ion Beam) 분석 및 실리콘 디바이스 탐침을 수행하는 데 적합하다. 이는 다이 위에서 직접 수행하면 디자인 작업 속도를 향상시킬 수 있고 대량 생산에 들어가기 전 디바이스 무결성 확보에 큰 도움이 된다. 최근까지만 해도 이러한 디바이스는 주로 큰 사이즈의 세라믹 형태였다. 이들은 가격이 비쌀 뿐만 아니라 패키지 인터커넥트가 최종 패키지에 사용되는 것과 같지 않기 때문에 고속 신호 무결성을 정확히 평가할 수 없다는 단점이 있었다. 하지만 최근 기술 개발을 통해 이들이 개선돼 OCP를 QFN/MLP, QFP, SOIC/SSP 등 여러 일반적인 포맷으로 사용할 수 있게 됐다. 이 같은 사전 몰딩 방식의 패키지는 최신 JEDEC 아웃라인 및 풋프린트 표준을 준수한다. 또한 패키지의 구리 리드 프레임은 군사 표준에 맞게 금으로 도금돼 있으므로 기계적 안정성이 뛰어날 뿐만 아니라 대량 생산에 사용되는 완전 캡슐화된 형태의 몰딩 형태와도 전기적 특성이 매우 유사하다. 일반적인 패키지 크기는 3×3㎜∼10×10㎜이다.

‌다양한 패키지 종류 : PoP

PoP(Package on Package)형 패키지는 각각의 칩을 개별적으로 패키지화하고 필요에 따라 적층해 실장면적을 동일하게 하는 동시에 KGD(Known Good Die) 문제도 해결한다. 이러한 형태의 패키지는 최근 수년 동안 수요가 점차 늘고 있어 향후 유사한 형태의 패키지가 많이 개발될 것으로 전망된다.
PoP는 구조 특성상 기판의 양면에 모두 솔더가 올라갈 수 있는 BGA 영역을 가지고 있는데, 기존의 CSP 구조와 달리 BGA를 노출시키기 위해 중심 부분만 EMC(Epoxy Mold Compound)로 덮여있다. 또한 최소한 두 개로 적층되기 때문에 단일 패키지에 비해서 상대적으로 높이를 낮추기 힘들다. 이러한 PoP의 구조적 특성은 패키지의 워피지(War-page) 문제를 줄이기 위한 기판 구조나 새로운 재료의 개발을 요한다. 아울러 상대적으로 불리한 전체 높이를 낮추기 위해 초박판형 기판의 개발도 요구될 것으로 보인다.

1. PoP에 적합한 기판 개발
PoP를 채택할 디바이스에 제약이 있는 것은 아니지만, 소형 모바일 제품에 사용될 것으로 보이며, I/O 수가 500개 미만인 것이 주를 이룰 것으로 예측된다.
또한 와이어 본딩과 플립칩을 혼합해 사용하고 1∼3개의 칩을 적층형태로 내장하며, 그 위에 적층 될 패키지까지 고려했을 때 가장 높은 배선 밀도가 필요할 것으로 보인다.
PoP는 패키지간에 적층하기 때문에 기존 패키지에 비해서 더욱 워피지에 취약하다. 또한 단기적인 실장수율 뿐만 아니라 장기적 신뢰성에도 문제될 수 있다.
기판을 사용하는 CSP 패키지에서 워피지의 근본적인 원인은 열팽창계수 3ppm 수준의 칩과 기판이 가지는 15ppm 정도의 열팽창계수 차이로 인한 것으로 볼 수 있다. 특히 CSP에서는 칩의 면적이 매우 커서 패키지 크기의 80∼90%까지 차지하며, 칩의 적층으로 인해 EMC의 대부분이 실리콘으로 채워지게 된다.
칩과 기판 모두 점차 얇아지는 추세이기 때문에 두 개의 얇은 재료가 마치 Bi-Metal 구조처럼 포개어 있는 형상이라 할 수 있고 워피지는 피할 수 없는 문제가 됐다.
이를 해결하기 위한 가장 손쉬운 방법은 기판의 두께를 충분히 올려 기판에 굽힘에 대한 충분한 강도를 가지게 하는 것이다. 이 외의 방법으로는 각 재료의 열팽창계수 차이로 인한 응력을 대칭으로 만드는 것인데, EMC의 수축량을 조절하면 어느 정도 효과를 볼 수 있다.
하지만 이런 방법보다 바람직한 것은 기판에 열팽창계수를 낮춘 코어 재료를 사용해 칩과의 균형을 어느 정도 개선하는 것인데, 큰 효과를 보일 것으로 보여 향후 이에 대한 재료업체와의 공동 개발이 필요해 보인다. 하지만 너무 낮아도 균형을 깰 수 있어 패키지 내 재료들과 적정한 균형을 잡기 위한 코어의 열팽창계수는 대략 5∼10ppm 정도로 나올 것으로 예측된다.
워피지를 줄일 수 있는 또 다른 방법으로는 패키지가 매우 얇아지면서 상대적으로 칩의 비중이 커진 CSP에서 초박판 패키지 기판인 경우에는 기판이 구조재로서 역할이 미미해지는 상황에 있는데, 이럴 경우에는 모듈러스(Modulus)를 낮춰 칩과 다른 재료에 대한 응력을 스스로 흡수해 전체적인 패키지의 워피지를 개선할 수 있다.

‌다양한 패키지 종류 : QFN와 QFP

QFN(Quad Flat Non-Leaded Package)는 SON의 다핀화를 목적으로 개발된 CSP로서, 이에 대한 재원을 표 1에 나타낸다.

표 1. QFN 패키지의 제원

QFP(Quad Flat Package)는 실장 기판이나 소켓의 협피지화나 기판 실장 기술의 진보와 함께 QFP 단자 피치의 협피치화가 진행돼 고밀도 실장화를 위해 노력해 왔다. 0.3㎜ 피치 미만 소켓 기술이 곤란한 부분과 미세 리드가 구부러지기 쉬워 기판 실장 기술이 어려운 부분 때문에 QFP에 대해서는 0.3㎜ 피치가 한계라고 생각된다.
최대 외형 치수는 40×40㎜까지 양산되고, 앞으로는 0.3㎜ 피치에서 최대 단자수 504핀까지가 양산될 것으로 보인다. 또한 최대 단자수의 약 6할이 신호 핀으로서 사용될 것이다.
QFP에 있어서 협피치화에 의해 다핀화나 소형화가 진행되고 있지만, 고속화에 대한 대응은 곤란하기 때문에 신호 단자수 비율은 약 6할로 변함없을 것으로 추정된다. 이에 대해 표 2에 표기했다.

표 2. QFP 패키지의 제원

다양한 패키지 종류 : SiP

SiP(System in Package)는 하나 또는 그 이상의 와이어 본딩 혹은 FC 본딩된 집적 회로, 저항, 콘덴서 및 인덕터 등 수동소자들과 또 다른 부품들이 하나의 정형화된 패키지 속에 포함된 것을 말하며, 일반적으로 3×3∼5×5m/m 정도이다.
이 기술은 R. C. L 등의 수동소자들이 칩속에 함께 패키지 되어 있어 ‘Embedded Passive’라고도 한다. 최근에는 시스템 규모 증대와 복잡화에 맞춰, 보다 효율적인 시스템을 실현하는 것 외에 복수의 칩을 하나의 패키지에 탑재한 시스템 LSI를 실현하는 경우도 있는데 이를 SiP라 한다. 여기에 사용되는 패키지 기술은 MCP(Multi Chip Package)이며, 복수의 칩을 쌓아 실장하는 스택형과 평면에 배열해 실장하는 것이 있다.
SiP는 전부 한 칩에 집약하는 방법에 비해 개별적으로 검증이 끝난 LSI의 실현이 가능케 하고 있다. 따라서 목적에 맞는 패키지 구조를 선택해 상품 전개를 가능하게 하는 각종 기술을 개발하는 것이 중요해 보인다. 그림 1에 SiP 기술의 전개를 나타낸다.

그림 1. SiP 기술 전개

수동 부품의 크기가 줄어들수록 디바이스를 취급하기 어려워지고 비용 또한 올라가면서 SiP가 각광받고 있다.
그러나 이러한 초소형 부품을 취급하는 장비의 비용 때문에 소형화 방안을 경제적으로 활용할 수 없을 수 있다. SiP 접근 방식에서는 여러 IC, 디스크리트 반도체 및 부동 부품이 단일 패키지에 통합되기 때문에 보드 어셈블리를 진행하는 동안 표준 부품과 유사하게 처리할 수 있는 완전한 기능의 시스템을 단일 모듈에 제공하게 된다.
단일 다이를 사용하는 SoC와는 다르다. SiP 패키지는 칩과 부품을 주로 BGA 라미네이트 또는 QFP 리드 프레임 같은 기판에 적층하거나 배치하는 방식으로 통합되며, 부품 레벨 디자인에 비해 성능 및 크기상 이점을 제공한다.
디지털 회로의 경우에는 SoC 기반 디자인보다 많은 메모리 대역폭을 제공할 수 있으며, 아날로그 및 혼합 신호 디자인에서는 수동 및 능동 부품간 밀접한 유사성 때문에 스트레이 커패시턴스 및 원치 않는 인덕턴스를 최소화해 고속 신호 성능을 최적화할 수 있다.
또한 SiP 제품은 맞춤형 패키지로 개발되는 경우도 있긴 하지만, 대부분 BGA, QFP, QFN과 같은 표준 패키지 아웃라인에 수용될 수 있다.
일부 MPW 서비스 공급업체는 베어 다이 이상을 제공하고 있다. MOSIS를 비롯한 일부 업체가 현재 SiP 결과를 구현하는 데 도움 되는 높은 부가 가치를 제공할 수 있는 상태에 있다. 또한 경험이 풍부한 MPW 공급업체는 수천 번에 걸친 디자인 경험이 있기 때문에 이를 통해 비용은 물론 성능을 향상시킬 수 있는 패키징 옵션으로 차기 디바이스의 경쟁력을 높일 수 있다. 마지막으로 이에 대한 구조를 그림 2에 나타냈다.

그림 2. SiP의 구조

다양한 패키지 종류 : SoC

SoC(System on Chip)은 RF, Analog, Flash, Digital CMOS 및 Embedded Dram Process 등 여러 개의 소자를 하나의 다이 위에 실장해 하나의 칩으로 패키지 하는 방식이다.
이 기술은 미국의 Intel사에서 처음 개발했으며, 개발 당시 높은 집적도에 따른 소형화, 낮은 전력소비 및 경제적 측면 등으로 주목 받았다. 5다이 크기가 너무 크고 용도에 따라 개발 과정이 복잡하며, 제조과정에서 수율 저하로 문제가 발생해 이를 개선하기도 했다.
MCP는 여러 개의 칩을 하나의 패키지로 포장하는 것인 데 비해 SoC는 칩 하나에 여러 기능의 반도체를 설계하는 것이며, SiP는 MCP와 같이 여러 개의 칩을 하나의 패키지로 묶는 것은 같지만 MCP가 유사한 기능을 하는 반도체(일례로 메모리기능을 하는 D램, 플래시메모리, S램 등을 묶는 경우)를 묶어 칩의 기능(메모리 기능)을 강화한 것인데 반해, SiP는 서로 다른 기능을 하는 여러 칩을 묶어 시스템으로 작동하게 만든 것을 말한다.

‌다양한 패키지 종류 : SSD

낸드플래시를 이용한 SSD(Solid State Disk)는 무게가 HDD의 절반밖에 안되며 전력 소모는 5%에 불과하다. 그럼에도 불구하고 읽는 속도는 세배이상 빠르고 소음과 진동이 없다는 장점이 있다. 또한 SSD로 노트북을 만들면 10초 정도에 부팅이 끝나고 웬만한 충격에도 거뜬하다. 특히 동영상이나 음악을 즐기는 멀티미디어 기능이 PC의 주된 용도라 되는 점을 감안할 때 배터리가 오래가고 소음이 없다는 점은 큰 장점이라 할 수 있다.
반도체의 일종인 플래시메모리는 값이 비싸 MP3, 캠코더, 디지털카메라와 같은 제품의 데이터 저장장치로 쓰였다. 하지만 앞으로 값이 떨어질 조짐을 보이면서 범용제품인 PC에서도 HDD를 밀어낼 기세다.

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다양한 패키지 종류 : Stack-Die

X-Y 평면 공간이 중요한 경우에는 다이를 적층하는 스택 다이(Stacked-die) 방식을 활용하는 것이 효과적이다. 스택 다이 패키징에서는 마더보드의 면적을 효율적으로 사용해 크기와 무게를 줄이는 것은 물론이고, 시스템 비용까지 절감할 수 있다.
더불어 스택 다이 패키징을 통해 MPW 서비스를 활용하면 하나의 IC가 개발될 때까지 기다리는 것보다 빠른 속도로 복잡한 시스템의 프로토타입 제작이 가능하다. 따라서 스택 다이를 사용하면 제반 사항을 단일 프로세스로 옮기는 도중에 디자인이 필수 사양을 충족하는지 여부를 확인하는 데 도움이 될 수 있다.
예를 들어, 디자인의 디지털 및 아날로그 요소인 플래시메모리를 서로 다른 다이에 제작하면서도 동일한 패키지에 하우징할 수 있다. 또한 이 기술을 활용하면 맞춤형 칩과 기성품 디바이스를 유연한 방식으로 통합해 시스템 비용을 줄일 수 있다.
KGD(Known Good Die)만 사용돼 낭비를 최소화할 수 있도록 다이를 적층하기 전 테스트를 수행하는데, 스택 다이 제작을 위해 사용하는 방식은 동일 다이 스택, 피라미드 스택 및 오버핸드 크로스 스택 등 세 가지 방식이 있다(그림 3).

그림 3. 3개의 스택 다이 제작 방식

두 개의 다이를 사용하는 경우에는 최대 패키지 높이가 1.4㎜ 이내가 된다. 또한 보드 공간이 중요한 제한 사항이지만 높이가 약간 더 높더라도 괜찮다면 단일 패키지에 세 개 이상의 다이를 적층할 수도 있다.
스택 다이 패키지의 가장 일반적인 애플리케이션은 휴대폰, PDF, 캠코더 및 기타 무선 소비자 시스템과 같은 휴대형 전자 디바이스 이다.

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다양한 패키지 종류 : WLP

WLP(Wafer Level Package)는 칩 크기로 절단하지 않은 웨이퍼 상태에서 패키지를 씌우는 공법으로써 배선연결(Wire Bonding)과 Plastic Package(Molding) 등이 불필요하며 조립공정 단축 및 큰 원가 절감 효과를 볼 수 있다. 더불어 칩과 동일한 크기로 패키지를 할 수 있으며 CSP보다 20% 패키지 크기를 줄일 수 있다.
이를 기존의 패키지와 프로세스를 비교한다면 기존에는 칩 Cut→와이어 본딩→볼 부착의 순으로 진행됐다면, WLP는 웨이퍼→절연물질→배선→절연물질→볼 부착의 순으로 진행된다.
세트 메이커의 입장에서 WLP는 다음과 같은 장점이 있다.
· 동일한 실장공간에 대용량 메모리 내장 가능
· 시스템 디자인 및 성능에 막대한 효과
· 외부연결용 배선길이가 짧아져 칩의 전기적 특성 대폭 향상
· 열 방출 특성이 다른 패키지보다 우수하기 때문에 메모리 제품 고속화에 따른 과열 현상 방지
· 반도체 제품의 특성 및 신뢰성 측면에서 혁신적 개선
· 휴대용 디지털 기기 성능 향상과 경박단소화

1. WLP-3DP 기술
‘웨이퍼레벨패키징(WLP) 및 3차원패키징(3DP)’ 기술이 반도체 산업 지형을 바꾸고 있다. WLP-3DP는 웨이퍼를 생산하는 전공정과 이를 절단해 패키징하는 후공정으로 분화된 구조가 굳어진 반도체 생산 공정을 다시 통합하고 있다.
더욱이 이 기술은 현존 기술로는 한계를 보이고 있는 미세공정화·대용량화·SoC화에 돌파구를 제공하면서 반도체 산업의 지형까지 뒤흔들 것으로 보인다.
이 기술은 미세회로 기술에만 의존해온 반도체 대용량 및 회로복합화 추세에 새로운 전환점이 되고 있다. 미세회로 기술이 평면인 횡의 기술이었다면 WLP-3DP는 입체인 종으로 패러다임 변화를 유발했다.
이 기술은 현재 미세공정 수준으로도 웨이퍼를 위로 쌓아 올리면서 회로를 이음으로써 3차원적으로 용량을 배가할 수 있다. SoC에도 WLP-3DP 기술을 적용하면 쉽게 복합칩을 생산할 수 있다.
또한 이 기술은 이론적으로 보면 반도체 칩의 용량을 2, 4, 8배로 늘릴 수 있다. 앞으로 이 기술이 상용화된다면 미세공정화를 통한 고집적화와 병행해 반도체칩 용량을 기하급수적으로 확대할 수 있을 것으로 보인다.

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다양한 패키지 종류 : WSP

과거 삼성전자가 세계 최초로 관통전극형(Through Silicon Via) 칩 전송 방식인 WSP(Wafer-Level Pro-cessed Stack Package) 기술을 적용한 4단 D램 칩과 모듈 개발에 성공해 많은 관심을 받았었다. 그 당시 이 기술은 반도체 후공정 중 하나인 패키징에 일대 혁신을 가져왔다는 평을 받았다.
이 기술은 과거 다중칩패키지(MCP) 등의 공정에서 금선(Gold Wire)으로 칩 사이를 연결하던 것을 대신하는 방법으로써, 세계 최초로 여러 겹의 웨이퍼를 레이저로 구멍을 뚫고 그 구멍을 전자전도도가 높은 구리로 메워 위아래 칩이 전기적으로 연결되도록 하는 것이다.
개발 동인을 보면 전 세계 반도체 기업들은 더 좋은 공간에 더 큰 용량과 다양한 기능을 가진 칩을 넣기 위해 치열한 경쟁을 펼치는 상황에서, 칩간 연결을 하는 중간층조차 줄이기 위한 노력의 일환이었다.
이 기술은 웨이퍼를 수직으로 관통하는 홀을 통해 ‘칩간 직접 접속’을 하는 방식이다.
삼성이 과거 개발했던 WSP 기술의 핵심인 관통전극 구현을 위해 일반적인 드라이 에칭 대신 삼성 독자기술인 레이저 드릴링 방식을 채택함으로써, 포토 및 에칭 등 패터닝 공정을 생략했고, 그 결과 제조원가를 크게 절감할 수 있었다.
이 기술을 적용할 경우 칩간 공간이 필요하지 않아, 전체 두께를 MCP 제품 대비 30% 줄일 수 있고 실장면적 또한 15% 가량 축소할 수 있다. 또한 칩연결을 위한 배선에 고밀도 쇼트와이어(Short Wire)를 적용해, 전자가 이동하는 거리를 줄임으로써 동작속도도 30% 이상 향상시켰다.

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SiC 기술 동향

SiC란 내마모성, 열전도성, 강도, 인성, 내식성, 내화학성 및 내열성 등 장점을 지닌 복합소재로써, 특히 반도체 분야에서 활용도가 높다.
고순도용 SiC(CVD-SiC)는 수입품이 대부분이며, 그 중 만들기 힘든 SiC 튜브나 SiC 보트 등은 프랑스의 생고방, 일본의 도시바 및 아사히글라스 등이 과점하고 있다. 이는 다른 반도체용 제품 웨이퍼나 웨이퍼 캐리어 등에서도 비슷한 수준으로 알려져 있다.
SiC는 급부상 중인 발광다이오드(LED) 태양전지 시장에서도 널리 활용된다. 이러한 추세에 따라 SiC는 큰 성장을 보이고 있다. 아울러 단결정 SiC 시장도 동반 성장하고 있다. SiC 단결정으로 웨이퍼를 생산해 파워 반도체를 만드는데, 이는 미국 크리사가 거의 독점적으로 공급했다.
SiC를 만드는 데에는 사실 여러 가지 기술이 있다. 대표적인 기술은 반응소결법, 상압소결법, 핫 프레스(Hot Press)법, CVD 공법 등이다. 이들은 각기 다른 장점을 갖고 있지만 제조과정이 복잡하고 CVD 공법을 제외한 나머지 공법은 대부분 제품 생산과정에서 반도체 불순물을 발생시키는 단점이 있다.
만약 보론(B), 알루미늄(AI)과 같은 잔존물이 남을 경우 반도체 공정에서 파티클 소스로 나타날 수 있다. 이럴 경우에는 반도체 제조에 치명적인 결함요소로 작용할 수 있다. 때문에 최대한 고순도의 제품을 얻을 수 있는 방식이 필요한데, CVD 공법을 이용하면 반도체 불순물을 발생시키지 않는 고순도 제품을 얻을 수 있다.
이 공정은 흑연에 SiC를 코팅하는 방식이지만, CVD 공법은 최대로 가능한 코팅 두께가 100∼200㎛에 불과하고 비용이 많이 들며 수명이 짧다는 한계가 있다.
과거 국내 한 벤처기업이 SiC를 만드는 기법중 하나인 ACM 공법을 개발해 기존 공정이 갖는 단점을 극복한 바 있다. 이 공법은 탄소로 성형한 프리폼과 금속, 비금속과의 반응 결합을 이용해 제품을 생산하는 방식이었다. 이를 이용하면 기존 SiC 생산의 복잡한 과정을 생략할 수 있었다.
또한 이를 이요하면 이론에 가까운 특성을 지닌 최대 두께 100㎜의 고밀도, 고순도 SiC 제조가 가능한데, CVD 공법에 비해 대형 사이즈 및 대량 생산이 용이하기 때문에 경쟁력을 확보할 수 있었다.
또한 기존 공법이 거쳐야 하는 복잡한 가공 과정을 간단한 후가공으로 대체할 수 있어 납기일의 단축도 가능케 했다는 평이다. 마지막으로 SiC의 5가지 공법을 표 3에 비교·정리했다.

표 3. SiC 공법 비교

장동규  한국마이크로전자패키징연구조합